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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 70/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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68
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
6 Programmable Direct Memory Access (DMA) Controller
(continued)
6.2.8 DMA Interrupt Register
The
DMA interrupt register
contains a 4-bit value that indicates the source of a DMA interrupt. For all reset condi-
tions, the
DMA interrupt register
is set to 0. Table 44 shows the format of the
DMA interrupt register
.
Table 44. DMA Interrupt Register
6.2.9 DMA Interrupt Enable Register
The
DMA interrupt enable register
contains an 8-bit value that enables the DMA interrupts from each channel.
For all reset conditions, the
DMA interrupt enable register
is set to 0. Table 45 shows the format of the
DMA
interrupt enable register
.
Address 0xE000 2108
Bit #
Name
Bit #
Name
Bit #
31:8
31:8
RSVD
3
CH_ERR1
Name
RSVD
CH_ERR3
7
6
5
4
CH_ERR3
2
CH_DONE1
CH_DONE3
1
CH_ERR0
CH_ERR2
0
CH_DONE0
CH_DONE2
—
—
Description
Reserved.
DMA channel 3 error interrupt. Set to 1 by hardware on a read or write fault.
7
Cleared by reset or writing 1 to this bit.
DMA channel 3 transfer interrupt complete. Set to 1 by hardware on transfer complete.
6
CH_DONE3
Cleared by reset or writing 1 to this bit.
DMA channel 2 error interrupt. Set to 1 by hardware on a read or write fault.
5
CH_ERR2
Cleared by reset or writing 1 to this bit.
DMA channel 2 transfer interrupt complete. Set to 1 by hardware on transfer complete.
4
CH_DONE2
Cleared by reset or writing 1 to this bit.
DMA channel 1 error interrupt. Set to 1 by hardware on a read or write fault.
3
CH_ERR1
Cleared by reset or writing 1 to this bit.
DMA channel 1 transfer interrupt complete. Set to 1 by hardware on transfer complete.
2
CH_DONE1
Cleared by reset or writing 1 to this bit.
DMA channel 0 error interrupt. Set to 1 by hardware on a read or write fault.
1
CH_ERR0
Cleared by reset or writing 1 to this bit.
DMA channel 0 transfer interrupt complete. Set to 1 by hardware on transfer complete.
0
CH_DONE0
Cleared by reset or writing 1 to this bit.
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