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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 88/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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86
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
8 External Memory Interface (EMI)
(continued)
Table 59. Chip Select Configuration Registers, (CS1, CS2, CS3)
(continued)
Bit #
11
Name
CSPOL
Description
CS polarity.
0 = active-low.
1 = active-high.
Hold disable. Disables the hold states between accesses in a multicycle read transaction.
10
HD
If 1, hold states are suppressed between the access.
If 0, each access is followed by the specified number of hold states.
Note:
The hold states at the end of the transaction are not suppressed by this bit.
Reset value = 0.
Reserved.
Enable or disable
EXWAIT
pin.
9
8
RSVD
WT
If 1,
EXWAIT
is enabled.
If 0,
EXWAIT
is disabled.
Reset value = 0.
Setup cycle. Adds an extra cycle of setup time to the address and control signals with
respect to the chip select.
7
SET
If 1, the extra setup cycle is added.
If 0, the extra setup cycles is not added.
Reset value = 0.
Bus size.
The data bus size of the device.
6
BS
If 1, the device supports 16-bit transfers and all 16 bits of the data bus are connected to it.
If 0, the device supports 8-bit transfers and bits 7:0 of the data bus are connected to it.
Reset value = 0.
Hold states.
The number of hold states inserted after each read or write access
(see Table
60 on page 87)
.
5:4
HS
Reset value = 00.
Wait-state. The number of wait-states inserted during each read or write access
(see Table
61 on page 87)
.
3:0
WS
Reset value = 1111.
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