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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質量 |
| 文件頁數(shù)： | 107/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
105
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
10 Ethernet 10/100 MAC
(continued)
* Read-only latch, ROL. A read-only latch is similar to a read-only field (RO), except that once it is set, it stays set regardless of the state of any
event that set it in the first place. It can only be reset by the microprocessor writing a
1
to the bit. Note that the microprocessor writing a
0
to an
ROL has no effect at all.
Table 77. MAC Register Map
Description
Address
0xE001 0000
0xE001 0004
0xE001 0008
R/W
R/W
R/W
R/W
R/W
MAC controller setup register
(see Table 78 on page 106)
.
MAC packet delay alarm value
(see Table 79 on page 108)
.
MAC controller interrupt enable register
(see Table 80 on page 108)
.
MAC control frame destination address register
(see Table 81 on page
109)
.
MAC control frame source address registers
(see Table 82 on page 109)
. 0xE001 0018:0xE001 0020
MAC control frame length/type register
(see Table 83 on page 110)
.
MAC control frame opcode register
(see Table 84 on page 110)
.
MAC control frame data register
(see Table 85 on page 111)
.
VLAN type1 type/length field register
(see Table 86 on page 111)
.
VLAN type2 type/length field register
(see Table 87 on page 111)
.
MAC transmit FIFO register
(see Table 88 on page 111)
.
MAC receive FIFO register
(see Table 89 on page 112)
.
MAC receive control FIFO register
(see Table 90 on page 112).
MDIO address register
(see Table 91 on page 114)
.
MDIO data register
(see Table 92 on page 114)
.
Reserved.
PHY powerdown register
(see Table 93 on page 115)
.
Reserved.
MAC controller transmit control register
(see Table 94 on page 115)
.
MAC controller transmit start register
(see Table 95 on page 116)
.
MAC transmit status register
(see Table 96 on page 116)
.
MAC collision counter
(see Table 97 on page 118)
.
MAC packet delay counter
(see Table 98 on page 118)
.
MAC transmitted packet counter
(see Table 99 on page 118)
.
MAC transmitted single collision counter
(see Table 100 on page 118)
.
MAC transmitted multiple collision counter
(see Table 101 on page 119)
.
MAC excess collision counter
(see Table 102 on page 119)
.
MAC packet deferred counter
(see Table 103 on page 119)
.
Reserved.
MAC controller receive control registe
r
(see Table 104 on page 119)
.
Reserved.
Address match memory location 0—low-order 32 bits (physical address).
Address match memory location 0—high-order 16 bits (physical address).
Address match memory locations 1 through 31
(multicast address).
These locations are arranged in pairs in the same manner as address match
memory location 0. The first memory location of each pair holds the low-
order 32 bits of the multicast address, and the second least significant 16
bits hold the high-order 16 bits of the multicast address.
MAC FIFO status register
(see Table 105 on page 120)
.
MAC controller interrupt status register
(see Table 106 on page 120)
.
0xE001 000C:0xE001 0014
R/W
R/W
R/W
R/W
R/W
R/W
W
R
R
R/W
R/W
—
R/W
—
R/W
R/W
R
R
R
R/W
R/W
R/W
R/W
R/W
—
R/W
—
R/W
R/W
R/W
0xE001 0024
0xE001 0028
0xE001 002C
0xE001 0030
0xE001 0034
0xE001 0038
0xE001 003C
0xE001 0040
0xE001 0044
0xE001 0048
0xE001 004C:0xE001 01FC
0xE001 0200
0xE001 0204:0xE001 07FC
0xE001 0800
0xE001 0804
0xE001 0808
0xE001 080C
0xE001 0810
0xE001 0814
0xE001 0818
0xE001 081C
0xE001 0820
0xE001 0824
0xE001 0828:0xE001 09FC
0xE001 0A00
0xE001 0A04:0xE001 0AFC
0xE001 0B00
0xE001 0B04
0xE001 0B08:0xE001 0BFC
0xE001 0C00
0xE001 0C04
R
RO/
ROL*
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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