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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 80/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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78
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
8 External Memory Interface (EMI)
The IPT_
ARM
processor contains an external memory interface that is capable of addressing 16-bit-wide SDRAM,
and up to four SRAMs, FLASH memory, or I/O peripherals. Each memory range can be programmed for the
desired starting address (base address) and size (up to 64 Mbytes).
8.1 IPT_
ARM
Processor Memory Map
8.2 External FLASH/SRAM Memory Interface (EMI FLASH)
The external FLASH/SRAM memory interface provides the following features:
I
Multiaccess timing and buffering to assemble a full 32-bit word (two 16-bit accesses or four 8-bit accesses) dur-
ing process or full-word reads.
I
Support for in-circuit reprogramming of external FLASH memory.
I
One FLASH chip select (
FLASH_CS
) for external program memory.
I
Three general-purpose chip selects (
CS1
,
CS2
,
CS3
) for external SRAM or I/O peripherals.
I
Configurable memory maps for
FLASH_CS
,
CS1
,
CS2
,
CS3
,
internal SRAM
and SDRAM.
I
Optional setup cycle, wait-states, and hold-states for each device.
I
External WAIT pin (
EXWAIT
) for slow I/O peripherals.
I
Supports 8-bit and 16-bit devices on the external bus (FLASH memory must be 16-bit).
I
Supports ROM/RAM remapping to allow the RAM to be placed at address 0x00000000.
The EMI FLASH contains the logic and configuration information required to provide address and control genera-
tion for external FLASH memory and three other external memory areas. Each area is individually programmed for
setup, wait, and hold state generation.
8.3 EMI FLASH Memory Access
8.3.1 External Write
During the first cycle of the system clock, the
A[23:0]
,
BE1N
, and
WRN
signals become valid. If
SET
(bit 7) of the
corresponding
chip select configuration register
is 0, the appropriate chip select (
FLASH_CS
,
CS1
,
CS2
,
CS3
)
also goes active during this cycle. If an additional cycle of address/control setup with respect to the chip select is
desired,
SET
can be set to 1, and the chip select will go active during the second cycle of the system clock. The
write data (
D[15:0]
) goes active during the second cycle.
Table 54. IPT_
ARM
Processor Memory Map
Range
Description
0x0000 0000:0xBFFF FFFF
Distributed over external ROM (FLASH), external SDRAM, general pur-
pose chip selects
CS1
,
CS2
,
CS3
, and internal 1K x 32 SRAM.
Reserved (for
ARM
940T processor).
Reserved.
Peripheral address space.
Reserved.
0xC000 0000:0xCFFF FFFF
0xD000 0000:0xDFFF FFFF
0xE000 0000:0xEFFF FFFF
0xF000 0000:0xFFFF FFFF
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