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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 211/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
209
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
15 Synchronous Serial Interface (SSI)
(continued)
15.3.1.1 Master Operation
In the master, the data is sampled from
MDISDO
at the rising edge of
SCK
and shifted onto
MDOSDI
at the falling
edge if
SPOL
= 0. If
SPOL
= 1, the sampling and shifting edges are reversed. At the end of eight cycles, the trans-
fer is completed for the master. On the eighth sampling
SCK
edge, the received byte is transferred to the read data
buffer, the
SDONE
status flag is set, and an interrupt, if enabled, is generated. The
MDOSDI
line stays high before
the transfer begins and after it ends. This is useful in multiple master systems where the
MDOSDI
line is always at
a known state whenever the control of the bus is relinquished to another master.
15.3.1.2 Slave Operation
On the slave side, data is sampled from
MDOSDI
at the rising edge of
SCK
and shifted onto
MDISDO
at the falling
edge if
SPOL
= 0. If
SPOL
= 1, the sampling and shifting edges are reversed. The received data is buffered on the
eighth sampling
SCK
edge, the
SDONE
flag is set, and the interrupt, if enabled, is generated. The end of transfer,
however, is indicated only if the
SSN
signal is deasserted. At that time, the
MDISDO
output pin stops driving.
Note:
In multiple byte transfers, the
SSN
line is asserted and deasserted between successive bytes if
SPHA
= 0.
If the master sends another byte before deasserting and reasserting the
SSN
line, then the transfer is not guaran-
teed to be correct.
15.3.2 SPHA = 1 Format
Figure 27
shows the timing diagram of the serial byte transfer if
SPHA
= 1.
SCK
is shown for both cases of
SPOL
,
i.e.,
SPOL
= 0 and
SPOL
= 1. The
MDOSDI
signal is the output of the master and input to the slave. The
MDISDO
signal is the output from the slave and input to the master. The timing diagrams are interpreted either from the
master’s or the slave’s side. The
SSN
line is the slave select line.
The slave output is enabled as long as
SSN
is held low.
Note:
In multiple byte transfers, the
SSN
line is held asserted (low) between successive bytes if
SPHA
= 1. The
SSN
line can be tied low if
SPHA
= 1.
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