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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁(yè)數(shù)： | 33/248頁(yè) |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
31
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
4 Reset/Clock Management
(continued)
.
4.1 Reset/Clock Management Controller Theory of Operation
The reset/clock management controller is governed by the control and status registers
described below. The sys-
tem powers up using the external 11.52 MHz crystal as the system clock. Although the PLL (phase-locked loop) is
enabled on powerup, the user needs to wait until the PLL stabilizes before switching to it as the system clock
source.
The system clock may be switched to an external, low-frequency 32 kHz oscillator by setting the appropriate bits in
the
clock management register
(see Table 7 on page 37)
and
clock control registers
(see Table 10 on page 38)
.
4.1.1 Reset Operation
There are four reset signals that reset the IPT_
ARM
core and its peripherals.
1.External reset (
EXT_RST
)
2.Powerup reset (
PWR_RST
)
3.Watchdog timer reset (
WDG_RST
)
4.Software reset (
SOFT_RST
)
Within the
reset status (control, clear)
register
(see Table 13 on page 40)
, there are four status bits identifying
the cause of the most recent full chip reset. In all cases, the core resumes fetching instruction at memory address
0x00000000.
I
POR
indicates that the device is reset due to assertion of the powerup reset.
I
ER
indicates that the external reset pin was activated.
I
WR
indicates that a device reset is forced by the watchdog timer
(see Watchdog Timer on page 71)
in the pro-
grammable timer unit.
I
SFT
indicates a software reset
(see Table 11 on page 39)
.
Signal
PLLC/CMEC
Description
These signals switch between
PRESCALE_PLL_CLK
and
PRESCALE_EXT_CLK
for the
FAST_CLK
source.
Reset
This is a soft reset input to the reset controller.
This is the watchdog timer reset coming from the timer block.
This is the external hardware reset.
This signal resets internal circuitry.
This signal is used as the external reset output.
Miscellaneous
RF
(reference clock) and
FB
(feedback clock) come from the PLL and are used to determine
when the PLL is locked.
This signal is generated by the reset controller to kill
B_CLK
.
B_CLK
is the clock that governs
the ASB and APB interfaces. To kill the
B_CLK
, set the
CLKOFF
bit of the
clock control reg-
ister
to 1. Then write a 1 to the
pause register
(
see Table 5 on page 36
), causing
CLKOFF
to
go high and putting the chip in wait-for-interrupt (WFI) mode. To get out of this mode, one of the
two external interrupts should become active, provided the appropriate settings for the two
external interrupt registers in the PIC (programmable interrupt controller) are made.
SOFT_RST
WDG_RST
EXT_RST
INT_RST
RTS0N
RF, FB
CLKOFF
Table 3. Reset/Clock Management Controller Signals
(continued)
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