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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 50/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
5 Programmable Interrupt Controller (PIC)
(continued)
5-8230(F)
Figure 5. Interrupt Controller Block Diagram
5.1.1 Interrupt Registers
For
FIQ
and
IRQ
, the interrupt control logic determines which interrupt source is to be serviced next and sets the
value for that interrupt in the
interrupt in-service register
,
ISRI
or
ISRF
(see Table 30 on page 53)
. The interrupt
controller issues
IRQ
or
FIQ
signals to the core. If an interrupt of higher priority is latched in the
IRSR
before the
interrupt in-service register
is read, the
interrupt in-service register
is updated with the value of the higher-pri-
ority interrupt. However, if the
interrupt in-service register
is read, the current register value is frozen until the cor-
responding bit in the
IRSR
register
is reset to 0.
Prior to returning from the interrupt service routine, software must clear the interrupt from the block that sources it.
Interrupts (with the exception of the two external interrupts) cannot be cleared by the PIC itself. The two external
interrupts could be cleared from the
IRSR[1:0]
by writing a 1 to the appropriate bit of the
interrupt request source
clear register
(
IRQESCR
);
see Table 32 on page 54
. However, if the external interrupt control line is still at the
interrupt generating level, the interrupt will persist in the
IRSR
.
Table 23. Interrupt Registers
Interrupt Register
IRSR
IRER
IRQSR
IPCR
ISRI
ISRF
IRQESCR
IPER
EICR
Description
Interrupt request status register
(see Table 26 on page 51)
.
Interrupt request enable register
(see Table 27 on page 51)
.
Interrupt request soft register
(see Table 28 on page 52)
.
Interrupt priority control register
(see Table 29 on page 52)
.
Interrupt in-service register for core IRQ
(see Table 30 on page 53)
.
Interrupt in-service register for core FIQ
(see Table 30 on page 53)
.
Interrupt request source clear register
(see Table 32 on page 54)
.
Interrupt priority enable register
(see Table 33 on page 54)
.
External interrupt control register
(see Table 34 on page 55)
.
CORE
ISRI
ISRF
PRIORITY
AND
CONTROL
LOGIC
IPCR[15:1]
IPER[15:1]
IRSR
&
IRER[15:1]
EDGE/LEVEL
SENSE
CONTROL
LOGIC
PERIPHERALS
SOFT
INTERRUPT
IRQ[8]
IRQ[2:1]
PERIPHERAL BUS
IRQ[15:9]
IRQ
FIQ
IRQ[7:3]
相關(guān)PDF資料 |
PDF描述 |
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