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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 145/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
143
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
12 Ethernet 10/100 PHY(s)
(continued)
12.3 General Features
I
Autonegotiation and management.
I
Fast link pulse (FLP) burst generator.
I
Arbitration function.
I
Accepts preamble suppression.
I
Operates up to 25 MHz.
I
Supports the MII station management protocol and frame format (clause 22): basic and extended register set.
I
Supports next page.
I
Provides status signals: receive activity, transmit activity, full duplex, collision/jabber, link integrity, and speed indi-
cation.
I
Powerdown mode for 10 Mbits/s and 100 Mbits/s operation.
I
Loopback testing for 10 Mbits/s and 100 Mbits/s operation.
I
.25
μ
m low power CMOS technology.
I
25 MHz XTAL oscillator input or 25 MHz/50 MHz/125 MHz clock input.
I
Compatible with RMII (standard version) and SMII (standard version).
12.4 Signal Information
12.4.1 MII/5-Bit Serial Interface Signals
Some of the signals listed below are internal to the device and are not accessible; they are listed for information
only.
Table 122. MII/5-Bit Serial Interface Signals
Signal
MCOL
Type
O
Description
Collision detect.
This signal signifies in half-duplex mode that a collision has occurred on
the network.
MCOL
is asserted high whenever there is transmit and receive activity on
the UTP media.
MCOL
is the logical AND of
MTX_EN
and receive activity, and is an
asynchronous output. When
SER_SEL_PIN
is high and in 10Base-T mode,
MCOL
indi-
cates the jabber timer has expired.
Carrier sense.
When
CRS_SEL
is low, this signal is asserted high when either the trans-
mit or receive medium is nonidle. This signal remains asserted throughout a collision
condition. When
CRS_SEL
is high, MCRS is asserted on receive activity only.
CRS_SEL
is set via the MII management interface or the
CRS_SEL
signal.
Receive clock.
25 MHz clock output in 100 Mbits/s mode, 2.5 MHz output in 10 Mbits/s
nibble mode, and 10 MHz in 10 Mbits/s serial mode.
MRXCLK
has a worst-case
35/65 duty cycle.
MRXCLK
provides the timing reference for the transfer of
MRX_DV
,
MRXD
, and
MRX_ER
signals.
Receive data valid.
When this signal is high, it indicates that the 10/100 ethernet trans-
ceiver macrocell is recovering and decoding valid nibbles on
MRXD[3:0]
, and the data is
synchronous with
MRXCLK
.
MRX_DV
is synchronous with
MRXCLK
. This signal is not
used in serial 10 Mbits/s mode.
MCRS
O
MRXCLK
O
MRX_DV
O
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