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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 65/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
63
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
6 Programmable Direct Memory Access (DMA) Controller
(continued)
Table 36.
DMA Control Registers for Channels [0:3]
(continued)
6.2.2 DMA Source Address Registers for Channels [0:3]
The
DMA source address registers
are 32-bit registers that specify the starting source address. For all reset con-
ditions, the
DMA source address registers
are reset to 0. The
DMA source address registers
are written to
before starting a DMA operation and can be read at any time to determine the current address being written to by
the DMA.
Bit #
5:4
Name
CTS[1:0]
Description
Channel transfer size
.
00
01
10
11
Byte
Half word (16-bit)
Word (32-bit)
Reserved
Used only in memory-to-memory mode (mode 0). Peripheral-to-memory (mode 1) and
memory-to-peripheral mode (mode 2) transfers must always be 32-bit transfers. Mixed
size transfers are not supported.
Reset value = 00.
Reserved.
Channel increment source address.
3
2
RSVD
CIS
If 1, autoincrement source address is active.
If 0, autoincrement source address is inactive.
Note:
The SDRAM controller autoincrements during a burst read, therefore, setting
CIS
= 0 has no effect in the memory-to-peripheral mode (mode 2) if the source
is the SDRAM. However, the SDRAM controller will require a new source
address at the start of the next burst, therefore, if the transfer is larger than the
burst, the
CIS
bit should be set to 1.
Reset value = 0.
Channel increment destination address.
1
CID
If 1, autoincrement destination address is active.
If 0, autoincrement destination address is inactive.
Note:
The SDRAM controller autoincrements during a burst write, therefore, setting
CID
= 0 has no effect in the peripheral-to-memory mode (mode 1) if the destina-
tion is the SDRAM. However, the SDRAM controller will require a new destina-
tion address at the start of the next burst, therefore, if the transfer is larger than
the burst, the
CID
bit should be set to 1 especially if
CBM
= 1.
Reset value = 0.
Channel start. In memory-to-memory mode (mode 0), DMA transfer starts as soon as
this bit is set to 1. For peripheral-to-memory (mode 1) and memory-to-peripheral mode
(mode 2) this bit must be set to 1 after the channel configuration is complete. The
transfer starts when the hardware or software DMA trigger goes high. Setting this bit to
0 in the middle of a transfer will kill the DMA transfer (i.e., the
ARM
breaks-in during a
channel hold sequence). This bit is automatically cleared by hardware when the trans-
fer is completed.
0
CS
Reset value = 0.
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