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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 110/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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108
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
10 Ethernet 10/100 MAC
(continued)
10.7.2 MAC Packet Delay Alarm Value Register
Table 79. MAC Packet Delay Alarm Value Register
10.7.3 MAC Controller Interrupt Enable Register
Table 80. MAC Controller Interrupt Enable Register
Address 0xE001 0004
Bit #
Name
Bit #
31:0
31:0
ALARMVALUE
Name
Description
ALARMVALUE Alarm value. This 32-bit register is a late transmit limit value. If the packet delay count
value reaches this limit, the late packet bit is set in the
MAC transmit status register
(see Table 96 on page 116)
if enabled in the
MAC controller transmit control regis-
ter
(see Table 94 on page 115)
.
An interrupt will be generated when the late status bit is set, if enabled.
Address 0xE001 0008
12
RSVD
RSVD
5
TPLI
Bit #
Name
Bit #
Name
Bit #
15
14
13
11
10
9
8
RSGPI
7
TGPI
Name
RSGPI
RSBPI
RSVD
DFOVR
CFOVR
CFF
CFNE
TGPI
RSVD
TPLI
ECI
LCI
EXDEFI
EXCOLI
DFUND
RSBPI
6
RSVD
DFOVR
3
LCI
Description
CFOVR
2
EXDEFI
CFF
1
EXCOLI
CFNE
0
DFUND
4
ECI
15
14
Good packet interrupt enable. Received and stored good packet interrupt enable.
Bad packet interrupt enable. Received and stored bad packet interrupt enable.
Reserved.
Data FIFO overflow. Receive data FIFO overflow interrupt enable.
Control FIFO overflow. Receive control FIFO overflow interrupt enable.
Control FIFO full. Receive control FIFO full interrupt enable.
Control FIFO not empty. Receive control FIFO not empty.
Transmitted good packet interrupt. Transmitted good packet interrupt enable.
Reserved.
Transmit packet late interrupt. Transmit packet late interrupt enable.
Early collision. Early collision detect interrupt enable.
Late collision. Late collision detect interrupt enable.
Excess deferral. Excess deferral interrupt enable.
Excess collision. Excess collision interrupt enable.
Transmit data FIFO. Transmit data FIFO data underrun interrupt enable.
13:12
11
10
9
8
7
6
5
4
3
2
1
0
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