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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 170/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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168
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
13 USB Host Controller
(continued)
Table 148.
Hc Interrupt Status
Register
(continued)
Bit #
Key
Reset
Read/Write
HCD
R/W
Description
HC
R/W
6
RHSC
0b
Root hub status change. This bit is set when the content of
Hc
Rh status register
or the content of any of
Hc Rh port status
register
[number of downstream port] has changed.
Frame number overflow. This bit is set when the MSB of the
Hc
Fm number register
(bit 15) changes value, from 0 to 1 or from
1 to 0, and after the
HC frame number register
has been
updated.
Unrecoverable error. This bit is set when HC detects a system
error not related to USB. HC should not proceed with any pro-
cessing nor signaling before the system error has been cor-
rected. HCD clears this bit after HC has been reset.
Resume detected. This bit is set when HC detects that a device
on the USB is asserting resume signaling. It is the transition from
no resume signaling to resume signaling causing this bit to be
set. This bit is not set when HCD sets the USB resume state.
Start of frame. This bit is set by HC at each start of a frame and
after the update of the
Hc Fm number register
.
HC also gener-
ates an SOF token at the same time.
Write back done head. This bit is set immediately after HC has
written Hc DoneHead to HccaDoneHead. Further updates of the
Hcca done head register
will not occur until this bit has been
cleared. HCD should only clear this bit after it has saved the con-
tent of HccaDoneHead.
Scheduling overrun. This bit is set when the USB schedule for
the current frame overruns and after the update of
Hcca frame
number register
. A scheduling overrun will also cause the SOC
of
Hc command status register
to be incremented.
5
FNO
0b
R/W
R/W
4
UE
0b
R/W
R/W
3
RD
0b
R/W
R/W
2
SF
0b
R/W
R/W
1
WDH
0b
R/W
R/W
0
SO
0b
R/W
R/W
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