參數(shù)資料
型號(hào)： T8302
英文描述： T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q
中文描述： T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量
文件頁數(shù)： 184/248頁
文件大?。?/td> 7321K
代理商： T8302
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182
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
13 USB Host Controller
(continued)
13.6.4 Hc Rh Port Status [1:NDP] Register
The
Hc Rh port status [1:NDP] register
is used to control and report port events on a per-port basis. Number
downstream ports (NDP) represents the number of
Hc Rh port status registers
that are implemented in hard-
ware. The lower word is used to reflect the port status, whereas the upper word reflects the status change bits.
Some status bits are implemented with special write behavior (see below). If a transaction (token through hand-
shake) is in progress when a write to change port status occurs, the resulting port status change must be post-
poned until the transaction completes. Reserved bits should always be written 0.
Table 166
.
Hc Rh Port Status Register [1:NDP]
Address 0xE000 7054:0xE000 7058
19
18
OCIC
PSSC
4
3
PRS
POCI
Read/Write
HCD
HC
Reserved.
R/W
R/W
Port reset status change. This bit is set at the end of the 10 ms
port reset signal. The HCD writes a 1 to clear this bit.
Bit #
Name
Bit #
Name
Bit #
31:21
RSVD
8
PPS
Field
20
17
16
CSC
1
PES
15:10
RSVD
0
CCS
9
PRSC
7:5
RSVD
PESC
2
PSS
LSDA
Root Hub
Reset
Description
31:21
20
RSVD
PRSC
0b
0 = port reset is not complete.
1 = port reset is complete.
Writing a 0 has no effect.
Port overcurrent indicator change. This bit is valid only if overcur-
rent conditions are reported on a per-port basis. This bit is set
when root hub changes the
POCI
bit. The HCD writes a 1 to clear
this bit.
19
OCIC
0b
R/W
R/W
0 = no change in
POCI
.
1 =
POCI
has changed.
Writing a 0 has no effect.
Port suspend status change. This bit is set when the full resume
sequence has been completed. This sequence includes the twen-
tieth resume pulse,
LS
,
EOP
, and a 3 ms resynchronization delay.
18
PSSC
0b
R/W
R/W
0 = resume is not completed.
1 = resume completed.
The HCD writes a 1 to clear this bit. This bit is also cleared when
RCS
is set.
Writing a 0 has no effect.
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