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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 66/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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64
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
6 Programmable Direct Memory Access (DMA) Controller
(continued)
The source address increments by the transfer word size after each transfer if the increment source address bit
(
CIS
) is set in the
DMA control register
(see Table 36 on page 62)
. Table 37 shows the format of the
DMA source
address registers
.
Table 37. DMA Source Address Registers for Channels [0:3]
6.2.3 DMA Preload Destination Start Address Registers for Channels [0:3]
The
DMA preload destination start address register
is a 32-bit register that specifies the starting destination
address. For all reset conditions, the
DMA destination address register
(Table 39) is set to 0. The
DMA destina-
tion address register
is a read-only register. It is updated with the value written in the
DMA preload destination
start address register
whenever the
DMA
preload destination start register
(Table 38) is written, or in circular
buffer mode when the
DMA transfer count register
(see Table 41 on page 65)
reaches 0. The
DMA destination
address register
is incremented by the transfer word size after every transfer if the increment destination address
bit (
CID
) is set in the
DMA control register
(see Table 36 on page 62)
. The
DMA destination address register
(Table 39) can be read at any time to determine the current address location being written to. Table 38 shows the
format of the
DMA preload destination start address
register
.
Table 39
shows the format of the
DMA
destina-
tion address
registers
.
Table 38. DMA Preload Destination Start Address Registers for DMA Channels [0:3]
Table 39. DMA Destination Address Registers for DMA Channels [0:3]
Addresses, 0 (0xE000 2020), 1 (0xE000 2024), 2 (0xE000 2028), 3 (0xE000 202C)
Bit #
Name
Bit #
31:0
31:0
SADR[31:0]
Name
SADR[31:0] Transfer source address. Written initially by software, updated by hardware to show the
current source address.
Description
This register in
not
initialized by hardware.
Addresses, 0 (0xE000 2040), 1 (0xE000 2044), 2 (0xE000 2048), 3 (0xE000 204C)
Bit #
Name
Bit #
31:0
31:0
PLD_DADR[31:0]
Name
Description
PLD_DADR[31:0] Preload destination start address. A write to this register also writes through to the
DMA destination address register
to initializes it. The contents of this register
are used to reload the
DMA destination address register
(
DADR
) on a circular
buffer
wrap around.
This register is
not
initialized or updated by hardware.
Addresses, 0 (0xE000 2060), 1 (0xE000 2064), 2 (0xE000 2068), 3 (0xE000 206C)
Bit #
Name
Bit #
31:0
31:0
DADR[31:0]
Name
DADR[31:0] Transfer destination address. Updated by hardware to show the current destination
address.
Description
This register is
not
initialized by hardware.
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