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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 98/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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96
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
9 DSP Communications Controller (DCC)
The DSP communications controller consists of the following elements:
I
ARM
(write only) DSP (read-only) 512 x 32 bit internal SRAM for use as a communications mailbox.
I
ARM
(read-only) DSP (write only) 512 x 32 bit internal SRAM for use as a communications mailbox.
I
Token register to support single owner of memory segments or message headers.
I
ARM
2DSP interrupt register.
I
DSP2
ARM
interrupt register.
I
Dedicated I/O pins for single wait-state DSP accesses.
I
DSP communications controller address map.
I
IPT_
ARM
peripheral controller circuits.
5-9379 (F)
Figure 16. DSP Communications Controller Block Diagram
9.1
ARM
Processor Memory and I/O Map
Table 72.
ARM
Processor Memory and I/O Map
Register
Address
0xE000 F000
Token register
(see Table 73 on page 97)
.
Reserved.
DSP2
ARM
interrupt register
(see Table 74 on page 98)
.
Reserved.
ARM
2DSP interrupt register
(see Table 75 on page 98)
.
Reserved.
ARM
2DSP data buffer; write only by
ARM
, read-only by DSP
Reserved.
DSP2
ARM
data buffer; write only by DSP read-only by
ARM
.
0xE000 F004:0xE000 F01C
0xE000 F020
0xE000 F024:0xE000 F02C
0xE000 F030
0xE000 F034:0xE000 F03C
0xE004 0000:0xE004 07FF
0xE004 0800:0xE005 FFFF
0xE006 0000:0xE006 07FF
IPT_DSP
INTERFACE
APB
APB
INTERFACE
DSP_A[10:0]
DSP_D[15:0]
DSP_RWN
DSP_MCSN
ARM
2DSP
BUFFER
(512x32)
INTERRUPT
AND
TOKEN
REGISTERS
DSP2
ARM
BUFFER
(512x32)
TO INTERRUPT CONTROLLER
IRQ_DCC
(PERIPHERAL BUS)
DSP_ICSN
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