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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 62/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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60
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
6 Programmable Direct Memory Access (DMA) Controller
(continued)
There is a single transfer option available in mode 2 as follows:
I
The DMA will transfer until the transfer count, programmed through the
DMA preload transfer count register
(see Table 40 on page 65)
, is reached.
I
Mode 2 does not support circular buffer mode.
6.1.4.1 Software-Triggered DMA Mode
There is a software triggered DMA mode that does not use the DMA ready signal from the peripheral. This mode is
selected by setting the software trigger enable bit (
SDRQ_E
) in the
DMA control register
(see Table 36 on page
62)
. When the user is sure the number of words set up to be transferred is available in the peripheral's buffer, the
DMA is triggered by setting the software trigger DMA request bit (
SDRQ
) in the
DMA control register
. The DMA
ready signal is not monitored in this mode. If the DMA attempts to transfer more data then can be buffered in the
peripheral, data will be lost and questionable results will occur.
Notes:
Data transfers to memory from the DSP2
ARM/ARM
2DSP buffer in the DCC block are much more efficient
in this mode, using the peripheral bus address of the DSP2
ARM/ARM
2DSP buffer, as opposed to using
the memory-to-memory mode (mode 0) and the system bus address of the DSP2
ARM/ARM
2DSP buffer.
The memory write and buffer read can occur at the same time since they are on different busses in the
IPT_
ARM
, instead of the sequential read-then-write, that occur in the memory-to-memory mode.
5-8229(F)
Figure 7. DMA Controller Block Diagram 2
INTERRUPT
CONTROLLER
CONTROL
REGISTERS[5:0]
WORD COUNT
REGISTERS[3:0]
DESTINATION
ADDRESS
REGISTERS[3:0]
SOURCE
ADDRESS
REGISTERS[3:0]
CONTROL
LOGIC
ADDRESS
GENERATOR
SSI
INTERFACE
ACC
INTERFACE
AMBA
SYSTEM BUS
INTERFACE
PERIPHERAL
BUS
INTERFACE
IRQ[10:8]
DRC[3:0]
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