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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 104/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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102
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
10 Ethernet 10/100 MAC
(continued)
10.1 Features
The Ethernet 10/100 MAC provides the following features:
I
Compliant with
ISO
* 8802.3 1993,
IEEE
802.3u 1995, and
IEEE
802.3x 1995 standards for media access con-
trol.
I
Data transmission and reception rates of 10 Mbits/s at a clock speed of 2.5 MHz or 100 Mbits/s at a clock speed
of 25 MHz.
I
Transmits or receives at full- or half-duplex.
I
Supports flow control.
I
Supports both VLAN type1 and VLAN type2 frame recognition.
I
Extensive network management signals are provided.
I
Transmit and receive functions can be asynchronously reset with no clocks present.
I
Supports full internal scan test methodology.
I
Retransmit capability on early collision detection.
I
Flexible arithmetic or logical physical address matching.
I
Queued storage of packet reception status and byte counts for relaxed real-time interrupt latency requirements.
I
128 bytes of FIFO buffering in both the transmit and receive directions.
I
Easy setup of control or pause frame transmission for network control.
10.2 General MAC Information
The IPT_
ARM
contains an
AMBA
peripheral bus interface (APB) to the
status
and
control registers
contained in
the MAC controller. This interface also has a reset signal that will reset the state machines, counters, and critical
logic in the MAC and its controller.
The MAC contains the
MAC transmit status register
, the
MAC collision counter
, and the
MAC control frame
registers
. The
MAC transmit status register
(see Table 96 on page 116)
provides access to output signals that
describe the results of the last transmitted or received frame. The
MAC collision counter
(see Table 97 on page
118)
is a 16-bit counter that reports the number of collisions on a transmit attempt. Valid counts are 0 through 15.
When the number of collisions is equal to the retry attempt value,
RETRY[1:0]
, an excessive collision error occurs.
The MAC collision counter is cleared before each new packet transmission.The
MAC control frame registers
hold
the reserved multicast destination address, source address, reserved length/type field, control opcode, and data.
Flow control is implemented by receiving and sending pause (control) frames. The MAC handles the transfer of
data from the
control registers
to the transmit data bus of the MAC.
*
ISO
is a registered trademark of the International Organization for Standardization.
IEEE
is a registered trademark of the Institute of Electrical and Electronics Engineers, Inc.
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