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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 163/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
161
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
13 USB Host Controller
I
Full compliance with
Universal Serial Bus Specification Revision 1.0.
I
OpenHCI open-host controller interface specification for USB release 1.0 compatible.
I
Integrated dual-speed USB transceiver.
I
Supports all USB compliant devices and hubs.
I
Integrated dual-speed USB transceivers enable a single-chip USB solution.
Note:
The legacy peripherals feature, as defined in
OpenHCI specification
version 1.0, is not supported.
13.1 Description
The USB host controller provides a downstream USB port to connect to any USB compliant device on hub. Full-
speed or low-speed peripherals are supported along with all of the USB transfer types: control, interrupt, bulk, or
isochronous. The USB host controllers OpenHCI compliance offers significant USB performance benefits and
reduced
ARM
overhead.
The USB APB interface requires that the system clock frequency be equal to or greater than the 48 MHz USB clock
to function correctly.
The USB host controller is a master on the IPT_
ARM
system bus (ASB). A complete explanation of the USB oper-
ation is beyond the scope of this document. The user should refer to the
OpenHCI Specification
version 1.0 for an
explanation of how to set up and use the USB.
Every device on the USB bus is specified to the USB host controller by one or more endpoint descriptors (ED).
These endpoint descriptors are placed on the interrupt list, the control list, or the bulk list by software. Isochronous
end points are placed on the interrupt list at the end of all interrupt endpoints. Each item placed on a list is linked to
all the other items on that list. Interrupt endpoints, depending on where they are linked on the list, can be checked
every 1, 2, 4, 8, 16, or 32 ms. Each endpoint descriptor can be linked to zero or more transfer descriptors. When an
endpoint is checked, and if there is a valid transfer descriptor linked to it, the host controller will execute one trans-
fer. The executed transfer has its descriptor removed from the endpoint list and moved to a done linked list.
The
Hc HCCA register
points to a memory structure that defines the start and end of all interrupt endpoint lists.
The control and bulk lists are pointed to by their own address pointer registers.
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