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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 37/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
35
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
4 Reset/Clock Management
(continued)
4.2 Reset/Clock Management Registers
The reset/clock management registers are used to program the status of the clock and power configuration of the
system.
4.2.1 Pause Register
The
pause register
puts the chip into wait-for-interrupt (WFI) mode. WFI mode is used to conserve power by turn-
ing off clocks to the peripherals. Writing a 1 to this bit causes the system to go into WFI
mode after completing any
active memory requests. WFI mode is used to conserve power by turning the clocks off.
Notes: CLKOFF
should always be set when using WFI mode. When the system is shut down using
CLKOFF
(see
Table 10 on page 38)
the SDRAM will not refresh. Valid data
must
be preserved in the SDRAM.
Table 4. Reset/Clock Controller Register Map
Register
Address
0xE000 0000
0xE000 0004
0xE000 0008
0xE000 000C
0xE000 0010
0xE000 0014
0xE000 0018
Pause register
(see Table 5 on page 36)
.
Clock management register
(see Table 7 on page 37)
.
Reserved.
Reserved
Version ID register
Clock status register
(see Table 8 on page 37)
.
Clock control register
(see Table 10 on page 38)
.
Reserved.
Soft reset register
(see Table 11 on page 39)
.
PPL control register
(see Table 12 on page 39)
.
Reserved.
Reset status (control, clear) register
(see Table 13 on page 40)
.
Reserved.
Reset peripheral control (read, clear, set) register
(see Table 14 on page 41)
.
RTC external divider register
(see Table 15 on page 42)
.
RTC clock prescale register
(see Table 16 on page 42)
.
RTC control register
(see Table 17 on page 43)
.
RTC seconds alarm register
(see Table 18 on page 44)
.
RTC seconds count register
(see Table 19 on page 44)
.
RTC divider register
(see Table 20 on page 45)
.
RTC interrupt status register
(see Table 21 on page 45)
.
RTC interrupt enable register
(see Table 22 on page 45)
.
Reserved.
0xE000 001C:0xE000 001F
0xE000 0020
0xE000 0024
0xE000 0028:0xE000 002C
0xE000 0030:0xE000 0034
0xE000 0038:0xE000 003F
0xE000 0040:0xE000 0048
0xE000 0050
0xE000 0054:0xE000 005C
0xE000 C000
0xE000 C004
0XE000 C008
0xE000 C00C
0xE000 C010
0xE000 C014
0xE000 C018:0xE000 C01C
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