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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 151/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
149
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
12 Ethernet 10/100 PHY(s)
(continued)
12.5.3 MR0 Control Register Bit Description
Table 128. MR0 Control Register Bit Description
Bit #
15
Name
Type
R/W
Description
SW_RESET
Reset.
Setting this bit to a 1 will reset the 10/100 ethernet transceiver macro-
cell. All registers will be set to their default state. This bit is self-clearing.
Default = 0.
Loopback.
When this bit is set to 1, no data transmission will take place on
the media. Any receive data will be ignored. The loopback signal path will
contain all circuitry up to, but not including, the PMD.
14
LOOPBACK
R/W
Default = 0.
Speed selection.
The value of this bit reflects the current speed of operation
(1 = 100 Mbits/s; 0 = 10 Mbits/s). This bit will only affect operating speed
when the autonegotiation enable bit (MR0, bit 12) is disabled (0). This bit is
ignored when autonegotiation is enabled (MR0, bit 12).
13
SPEED100
R/W
This bit is ANDed with the
SPEED_PIN
signal.
Autonegotiation enable. The autonegotiation process will be enabled by set-
ting this bit to a 1.
12
NWAY_ENA
R/W
Default = 1.
Powerdown.
The 10/100 Ethernet transceiver macrocell may be placed in a
low-power state by setting this bit to a 1 both the 10 Mbits/s transceiver and
the 100 Mbits/s transceiver will be powered down. While in the powerdown
state, the 10/100 Ethernet transceiver macrocell will respond to management
transactions.
11
PWRDN
R/W
Default = 0.
Isolate.
When this bit is set to a 1, the MII outputs will be brought to the high-
impedance state.
10
ISOLATE
R/W
Default = 0.
Restart autonegotiation.
Normally, the autonegotiation process is started at
powerup. The process may be restarted by setting this bit to 1.
NWAYDONE
in MR1 is reset when this bit goes to a 1. This bit is self-cleared
when autonegotiation restarts.
9
REDONWAY
R/W
Default = 0.
Duplex mode. This bit reflects the mode of operation (1 = full duplex; 0 = half
duplex). This bit is ignored when quick status
NWAY_ENA
in MR0 is enabled.
This bit is ORed with the
F_DUP
pin.
8
FULL_DUP
R/W
Default = 0.
Collision test.
When this bit is set to a 1, the 10/100 Ethernet transceiver mac-
rocell will assert the
MCOL
signal in response to
MTX_EN
.
Reserved.
All bits will read 0.
7
COLTST
R/W
6:0
RESERVED
NA
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