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參數資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網協(xié)議電話高級RISC機（ARM）的以太網使用IEEE 802.1q的服務質量 |
| 文件頁數： | 56/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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54
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
5 Programmable Interrupt Controller (PIC)
(continued)
Table 32. Interrupt Request Source Clear Register IRQESCR
5.2.7 Interrupt Priority Enable Registers IPER (Set, Clear)
The
interrupt priority enable registers
IPER
enable or disable an interrupt source based on its priority level, as
encoded in the
interrupt priority control registers
(see Table 29 on page 52)
. This simplifies the management of
nested interrupt service routines by disabling lower-priority interrupts while enabling higher-priority interrupts rela-
tive to the current interrupt.
The IPER has a dual mechanism for setting and clearing the enable bits. This sets or clears enable bits indepen-
dently, with no knowledge of the other bits in the IPER.
To set the enable bits, a write is performed to the IPESR. Each data bit that is set to 1 enables the corresponding
interrupt prioprity level
. To clear the enable bits, a write is performed to the IPECR. Each data bit that is set to 1 dis-
ables the corresponding
interrupt prioprity level
. These registers are set to all ones on all reset conditions. Table 33
shows the format of the
interrupt priority enable registers IPER
.
Table 33. Interrupt Priority Enable Registers IPER (Set = IPESR, Clear = IPECR)
* Replace n with any one of the following bits: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, or 15.
Addresses 0xE000 109C
2
C2
Bit #
Name
Bit #
31:3
2
1
0
31:3
RSVD
Name
RSVD
C2
C1
RSVD
1
0
C1
RSVD
Description
Reserved.
Clear external interrupt 2. Writing a 1 to this bit clears interrupt 2.
Clear external interrupt 1.
Writing a 1 to this bit clears interrupt 1.
Reserved.
Addresses—Set 0xE000 10A0 Clear 0xE000 10A4
15:1
En
Bit #
Name
Bit #
31:16
n*
31:16
RSVD
0
FRZ
Name
RSVD Reserved.
En
Interrupt n enable. Indicates if interrupt at priority n is enabled or disabled.
Description
If 1, interrupt at priority n is enabled.
If 0, interrupt at priority n is disabled.
Freeze the IRSR
(see Table 26 on page 51)
.
0
FRZ
If 1, reading the IRSR causes the current value to be frozen until the corresponding interrupt is
cleared.
If 0, the IRSR value is not frozen and can change if a higher priority
IRQ
occurs.
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