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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 141/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁當(dāng)前第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁
Agere Systems Inc.
139
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
11 10/100 2-Port Repeater and Backplane Segment Controller
(continued)
11.5.6 Global Interrupt Enable Register
The
global interrupt enable register
is used to disable/enable a particular bit in the
global interrupt status reg-
ister
to drive the pin. If any bit of the
global interrupt status register
is set and the corresponding
global inter-
rupt enable register
bit is cleared, the device will drive the pin low until the
global interrupt status register
is
read. Reading the
global interrupt status register
clears the interrupt. This register will default to the values in
parenthesis after reset.
Table 119. Global Interrupt Enable Register
Address 0xE001 2180
13, 5
SM1
SM0
Bit #
Name
31:16
RSVD
15, 7
ISO1
ISO0
State on RST
(0)
(1)
14, 6
CLIS1
CLIS0
12, 8, 0
RSVD
11, 3
10, 2
VLE1
VLE0
9, 1
CAS1
CAS0
PHY_INT1
PHY_INT0
Description
Bit #
31:16
15
Name
RSVD
ISO1
Reserved.
ISO1 interrupt enable. Setting this bit to 1 enables generation of repeater
interrupt if the
ISO
bit in the
global interrupt status register
is set.
CLIS1 interrupt enable.
Setting this bit to 1 enables generation of
repeater interrupt if the
CLIS
bit in the
global interrupt status register
is set.
SM1 interrupt enable.
Setting this bit to 1 enables generation of repeater
interrupt if the
SM
bit in the
global interrupt status register
is set.
Reserved.
PHY1 interrupt enable.
VLE1 interrupt enable. Setting this bit to 1 enables generation of
repeater interrupt if the
VLE
bit in the
global interrupt status register
is set.
CAS1 interrupt enable. Setting this bit to 1 enables generation of
repeater interrupt if the
CAS
bit in the
global interrupt status register
is set.
Reserved.
ISO0 interrupt enable. Setting this bit to 1 enables generation of repeater
interrupt if the
ISO
global interrupt status register
is set.
CLIS0 interrupt enable.
Setting this bit to 1 enables generation of
repeater interrupt if the
CLIS
bit in the
global interrupt status register
is set.
SM0 interrupt enable.
Setting this bit to 1 enables generation of repeater
interrupt if the
SM
bit in the
global interrupt status register
is set.
Reserved.
PHY0 interrupt enable.
VLE0 interrupt enable.
Setting this bit to 1 enables generation of
repeater interrupt if the
VLE
bit in the
global interrupt status register
is set.
CAS0 interrupt enable. Setting this bit to 1 enables generation of
repeater interrupt if the
CAS
bit in the
global interrupt status register
is set.
Reserved.
14
CLIS1
(1)
13
SM1
(1)
12
11
10
RSVD
PHY_INT1
VLE1
—
—
(1)
9
CAS1
(1)
8
7
RSVD
ISO0
—
(1)
6
CLIS0
(1)
5
SM0
(1)
4
3
2
RSVD
PHY_INT0
VLE0
—
—
(1)
1
CAS0
(1)
0
RSVD
—
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