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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質量 |
| 文件頁數(shù)： | 219/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
217
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
16 Parallel Peripheral Interface (PPI)
(continued)
5-8820(F)
Figure 29. Minimum Data Input Pulse Width
16.1.4 PPI Port Interrupts
The
PPI port contains logic to generate a port interrupt request when a desired level occurs on general-purpose
input pins associated with the port. Port bits that are configured as general-purpose outputs or pins that are not
enabled in the
PPI port interrupt enable register
(see Table 191 on page 219)
do not result in PPI interrupts.
If the pin is configured as a general-purpose input, the corresponding bit in the
PPI port interrupt enable register
is set, and if the
PPI
interrupt request signal is enabled in the
interrupt request enable register
, then the input pin
generates a
PPI
interrupt request. Note that an interrupt will be generated as long as the logic detects the pro-
grammed level.
Note:
The pin’s bit in the
port’s data register
always reflects the level on the pin
if the corresponding bit in the
PPI port polarity register
is 1. If the corresponding bit in the
PPI port polarity register
is 0, the
PPI port
data registe
r reflects the inverse of the level on the pin.
An interrupt request from
the
PPI port is cleared by writing a 1 to the
corresponding
bit in the
PPI port data regis-
ter
. However, if the
interrupt activating level is present
on the pin simultaneously with the write to the
PPI port data register
, the write to the register is ignored and the port’s interrupt request remains active.
The generation of PPI interrupt requests on an
16
-bit port basis has the following ramification: if the port interrupt
request signal is generated by two or more of the
16
bits in the port, then it is possible that activity on one port input
prevents activity on other port inputs from generating an interrupt request. This occurs if the activity on the other
inputs occurs in the window between interrupt generation and clearing of the port’s interrupt request.
CLK
MINIMUM INPUT HIGH WIDTH
MINIMUM INPUT LOW WIDTH
T
2T
2T
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