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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁(yè)數(shù)： | 32/248頁(yè) |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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30
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
4 Reset/Clock Management
(continued)
Dividers/Prescalers/PLL
I
RTC external divider register
to generate a slower system clock from
EXT_CLK
for reduced power dissipation.
I
PLL (phase-locked loop) for generating a programmable
PLL_CLK
from the
EXT_CLK
:
— PLL prescaler to generate a system
FAST_CLK
from
PLL_CLK
.
—EXT prescaler to generate a system
FAST_CLK
from
EXT_CLK
.
I
USB prescaler for generating the 48 MHz
USB_CLK
from
PLL_CLK
.
MUX
I
System switch (please reference
Figure 3 on page 29
) for selecting
SYS_CLK
from either the
FAST_CLK
source
or from the
SLOW_CLK
source.
I
SLOW_CLK
switch for selecting
SLOW_CLK
from either
EXT_PROG_CLK
or
RTC_OSC_CLK
.
I
RTC
switch for selecting
RTC_CLK
from either
EXT_PROG_CLK
or
RTC_OSC_CLK
.
I
FAST_CLK
switch for selecting
FAST_CLK
from either
PRESCALE_PLL_CLK
or
PRESCALE_EXT_CLK
.
I
USB_CLK
switch for selecting
USB_CLK
from either
USB_ALT_CLK
or
PRESCALE_USB_CLK
.
Edge and zero/zero detectors on clock switching MUXes to ensure that all clock changes occur without glitching
the system clock.
Reset
I
Powerup reset generator for Ethernet PHYs.
An external powerup reset circuit is required for chipwide
powerup.
I
External reset output
RSTN
maintained until released by software.
Table 3. Reset/Clock Management Controller Signals
Signal
Description
Clock Signals
RTC_CLK
BCLK
KLC_CLK
SDRCK
EXT_CLK
This is the clock output to real-time clock block.
This is the main system clock.
This is the clock that times the KLC block.
This is the SDRAM clock.
This signal comes from a crystal oscillator buffer connected to
XLO
and
XHI
. It may be used as
a clock source for system and peripheral clocks.
This is an external clock source for
USB_CLK
.
This signal goes to the USB block to clock it.
These two signals go to a 32.768 kHz crystal oscillator buffer and generate
RTC_OSC_CLK
.
USB_ALT_CLK
USB_CLK
XRTC0
XRTC1
MUX
EXTRTC
EN_SDRCK
CMRT
ESCE
This signal switches between either
EXT_PROG_CLK
or
RTC_OSC_CLK
for
RTC_CLK
.
This signal enables the SDRAM clock signal.
This signal is used to switch between
FAST_CLK
and
SLOW_CLK
for
SYS_CLK
.
This bit is used to switch between the
EXT_PROG_CLK
and
RTC_OSC_CLK
for the
SLOW_CLK
source.
These signals switch between
USB_ALT_CLK
and
USB_PRESCALE_CLK
for the
USB_CLK
source.
USB_EXT/
USB_PLL
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