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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 169/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
167
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
13 USB Host Controller
(continued)
Table 147. Hc Command Status Register
(continued)
13.3.4 Hc Interrupt Status Register
This register provides status on various events that cause hardware interrupts. When an event occurs, the host
controller sets the corresponding bit in this register. When a bit becomes set, a hardware interrupt is generated if
the interrupt is enabled in the
Hc interrupt enable
register
(see Table 149 on page 169)
and the master interrupt
enable
bit is set. The host controller driver may clear specific bits in this register by writing 1 to bit positions to be
cleared. The host controller driver may not set any of these bits. The host controller will never clear the bit.
Table 148. Hc Interrupt Status
Register
Bit #
Key
Reset
Read/Write
HCD
R/W
Description
HC
R/W
1
CLF
0b
Control list filled. This bit is used to indicate whether there are
any TDs on the control list. It is set by HCD whenever it adds a
TD to an ED in the control list. When HC begins to process
the head of the control list, it checks
CLF
. As long as CLF is 0,
HC will not start processing the control list. If
CLF
is 1, HC will
start processing the control list and will set
CLF
to 0. If HC
finds a TD on the list, then HC will set
CLF
to 1, causing the
control list processing to continue. If no TD is found on the
control list, and if the HCD does not set
CLF
, then
CLF
will still
be 0 when HC completes processing the control list and con-
trol list processing will stop.
Host controller reset. This bit is set by HCD to initiate a soft-
ware reset of HC. Regardless of the functional state of HC, it
moves to the USB suspend state in which most of the opera-
tional registers are reset except those stated otherwise; e.g.,
the IR field of Hc Control; no host bus accesses are allowed.
This bit is cleared by HC upon the completion of the reset
operation. The reset operation must be completed within
10
μ
s. This bit, when set, should not cause a reset to the root
hub and no subsequent reset signaling should be asserted to
its downstream ports.
0
HCR
0b
R/W
R/W
Address 0xE000 700C
6
5
RHSC
FNO
Read/Write
HCD
HC
—
—
—
R/W
R/W
Ownership change. This bit is set by HC when HCD sets the
ownership change request field in
Hc command status register
.
This event, when unmasked, will immediately (always) generate
a system management interrupt (
SMI
). This bit is tied to 0b when
the
SMI
pin is not implemented.
—
—
Reserved.
Bit #
Name
Bit #
31
0
Key
30
OC
Reset
29:7
RSVD
4
3
2
1
0
UE
RD
Description
SF
WHD
SO
31
30
—
OC
—
0b
29:7
RSVD
—
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