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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 209/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
207
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
15 Synchronous Serial Interface (SSI)
(continued)
Table 186. SSI Interrupt Register
(continued)
Table 187. SSI Interrupt Enable Register
15.3 SSI Operation
The
SPOL
and
SPHA
bits in
SSI control register 1
determine the mode of data transfer. Both of these bits control
the type of shift clock (
SCK
) generated.
SPOL
controls the polarity of
SCK
and
SPHA
determines the phase at
which the serial transfer begins. The latter leads to a fundamentally different type of transfer with implications in sit-
uations where back-to-back byte transfer is required. The transfer formats are different for different peripheral
devices but remain unchanged during a transfer between the master and the slave device. The SSI is flexible
enough to allow any desired configuration that conforms to the HC11 specifications. The different transfer formats
are now considered in detail.
Bit #
5
Name
MODF
Description
Mode fault error interrupt.
If 1, the
SSN
input was asserted while the unit was in master mode and SSNEN was enabled.
If 0, no error is detected.
Cleared by writing a 1.
4
RD_ORUN Read overrun error interrupt. This bit can only be set if the SSI is in master mode.
If 1, a byte received from the slave was written to the master’s receive data buffer before the
previous byte from the slave had been read from that buffer.
Reserved.
3:0
RSVD
Address 0xE000 4014
6
WCOLLE
Bit #
Name
Bit #
31:8
31:8
RSVD
Name
RSVD
SDONEE
7
5
4
3:0
SDONEE
MODFE
Description
RD_ORUNE
RSVD
Reserved.
Serial transfer complete interrupt enable.
7
If 1, the serial transfer interrupt is enabled.
If 0, no serial transfer interrupt will occur.
Write collision error interrupt enable.
6
WCOLLE
If 1, the write collision interrupt is enabled.
If 0, no write collision interrupt will occur.
Mode fault error interrupt enable.
5
MODFE
If 1, the mode fault interrupt is enabled.
If 0, no mode fault interrupt will occur.
RD_ORUNE Read overrun error interrupt enable.
4
If 1, the read overrun interrupt is enabled.
If 0, no read overrun interrupt will occur.
Reserved.
3:0
RSVD
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