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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 207/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
205
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
15 Synchronous Serial Interface (SSI)
(continued)
Table 183. SSI Control Register 1
(continued)
Table 184. SSI Clock Divide Bit Encoding
15.2.3 SSI Control Register 2 Bit Descriptions
SSI control register 2
configures the SSI in
FASTCLEAR
mode, reads the value of the SSN pin, and configures
several outputs as open-drain.
15.2.3.1 SSN
SSN
reflects the value on the chip’s
SSN
pin. Software in both the master and slave SSI units read this register, but
it is used only by the slave SSI software. By polling this register bit, the slave SSI software determines if the slave
has been selected for operation. The slave is selected for operation if bit 0 (
SSN)
of SSI
control register 2
is 0.
However, note that monitoring the
SSN
pin is not a reliable indicator of a transfer in progress in the slave if
SPHA
= 1 since (in that case) the
SSN
pin stays low between bytes transferred. If
SPHA
= 0, monitoring of the
SSN
pin indicates whether a byte transfer is in progress since
SSN
is taken high between transfers.
Since the
SSN
pin is synchronized with the SSI system clock before being read and made available in the register
bit, the
SSN
pin must hold its level (0 or 1) a minimum of two system clocks to ensure that the level is recognized in
bit 0 of
SSI control register 2
.
15.2.3.2 FASTCLEAR
FASTCLEAR
of
SSI control register 2
is the
FASTCLEAR
bit. This bit clears to 0 after reset.
If this bit is set, the
SDONE
and
MODF
bits of the
SSI interrupt register
are cleared upon a read/write of the
SSI data register
.
FASTCLEAR
is set when performing DMA transfers from the SSI so that the
SDONE
and
MODF
bits do not have
to be written to be cleared.
Slave units are capable of receiving data and returning data when only one data wire is
connected in the system.
15.2.3.3 MDOD
Bit 3 of
SSI control register 2
is the
MDOSDI/MDISDO
open-drain (
MDOD
) bit. This bit selects open-drain or
direct-drive output for
MDOSDI
and
MDISDO
when they are outputs. If bit 3 is 0,
MDOSDI
(master) or
MDISDO
(slave) is direct-drive. If bit 3 is 1,
MDOSDI
(master) or
MDISDO
(slave) is open-drain.
Bit #
8:3
2:0
Name
RSVD
SCLK
Description
Reserved. Must be set to 1.
Clock configuration.
Defines the clock prescale factor. For the encoding of bits 2:0 refer to
Table 184 below.
Bits [2:0]
000
001
010
011
100
101
110
111
Clock Divide
2
4
8
16
32
64
128
Reserved
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