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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 152/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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150
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
12 Ethernet 10/100 PHY(s)
(continued)
12.5.4 MR1 Status Register Bit Description
Table 129. MR1 Status Register Bit Description
12.5.5 MR2 MR3 PHY Identifier Registers (1 and 2) Bit Description
Bit #
15
14
13
12
11
10:7
6
Name
T4ABLE
TXFULDUP
TXHAFDUP
ENFULDUP
ENHAFDUP
RESERVED
NO_PA_OK
Type
R
R
R
R
R
R
R
Description
100Base-T4 ability. This bit will always be a 0. (Not able.)
100Base-TX full-duplex ability. This bit will always be a 1. (Able.)
100Base-TX half-duplex ability.
This bit will always be a 1. (Able.)
10Base-T full-duplex ability.
This bit will always be a 1. (Able.)
10Base-T half-duplex ability.
This bit will always be a 1. (Able.)
Reserved. All bits will read as a 0.
Suppress preamble. When this bit is set to a 1, it indicates that the
10/100 Ethernet transceiver macrocell accepts management frames with the
preamble suppressed.
Autonegotiation complete.
When this bit is a 1, it indicates the autonegotia-
tion process has been completed. The contents of
registers MR4
,
MR5
,
MR6
, and
MR7
are now valid. This bit is reset when autonegotiation is
started.
5
NWAYDONE
R
Default= 0.
Remote fault. When this bit is a 1, it indicates a remote fault has been
detected. This bit will remain set until cleared by reading the register.
4
REM_FLT
R
Default = 0.
Autonegotiation ability. This bit indicates the ability to perform autonegotia-
tion. The value of this bit is always a 1.
Link status. When this bit is a 1, it indicates that a valid link has been estab-
lished. This bit has a latching function: a link failure will cause the bit to clear
and stay cleared until it has been read via the management interface.
Jabber detect. This bit will be a 1 whenever a jabber condition is detected. It
will remain set until it is read, and the jabber condition no longer exists.
Extended capability.
This bit indicates that the 10/100 Ethernet transceiver
macrocell supports the extended register set (
register MR2
and beyond). It
will always read a 1.
3
NWAYABLE
R
2
LSTAT_OK
R
1
JABBER
R
0
EXT_ABLE
R
Table 130. MR2 MR3 PHY Identifier Registers (1 and 2) Bit Description
Bit #
Name
OUI[3:18]
Type
R
Description
15:0 of MR2
Organizationally unique identifier.
The third through the twenty-fourth bit
of the
OUI
assigned to the PHY manufacturer by the
IEEE
are placed in
bits 15:0 (MR2) and 15:10 (MR3). This value is all ones.
Organizationally unique identifier.
The remaining 6 bits of the OUI. The
value for bits 24:19 is all ones.
Model number.
6-bit model number of the device. The model number is
all zeros.
Revision number.
The value of the present revision number. The version
number is all zeros.
15:10 of MR3
OUI[24:19]
R
9:4 of MR3
MODEL[5:0]
R
3:0 of MR3
VERSION[3:0]
R
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