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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 83/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
81
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
8 External Memory Interface (EMI)
(continued)
Figure 11. EMI FLASH/SRAM Read Interface Timing Diagram
Notes:
CS refers to FLASH_CS/CS1/CS2/CS3.
HD = hold disable (
HD
) bit 1 in
chip select configuration register.
HS = hold states (
HS
[1:0]) bits 5:4 in
chip select configuration register
, allowed values of HS = 0, 1, 2, and 3.
SET = setup bit (
SET
) bit 7 in
chip select configuration register
, allowed values of
SET
= 0 and 1.
CLK = system clock period.
WS = wait-states (
WS
[3:0]) bits 3:0 in
chip select configuration register
, allowed values of
WS
= 2, 3, 4—15.
Multiaccess read/write operations are:
32-bit reads/writes with a bus size of 16 bits/8 bits.
16-bit reads/writes with a bus size of 8 bits.
Single access read/write timing looks the same as the last access in a multicycle access.
All output parameters assume a 15 pF load.
Table 55. EMI FLASH/SRAM Read Access Timing Parameters
Symbol
t1
t2
t3
Timing Parameters
Value (ns)
Address Setup Time to
CS
and
RDN
Active.
CS
,
RDN
Active Time.
Address Hold After
CS
Inactive,
RDN
Inactive (except last read
access in multicycle read).
Address Hold After
CS
,
RDN
Inactive (last read access in multicycle
read).
CS
,
RDN
Inactive Time Between Successive Accesses.
SET
CLK (max)
WS
CLK
(HS + 1)
CLK ns, if HD = 0
CLK if HD = 1
(HS + 1)
CLK
t4
t5
(SET + HS+1)
CLK, if HD = 0
(SET + 1)
CLK, if HD = 1
.5
CLK + 1.3 ns (minimum)
0 (minimum)
0 (minimum)
t6
t7
t8
Read Data Setup Time Before
CS
and
RDN
Inactive.
Read Data Hold Time After
CS
,
RDN
Inactive.
Data 3-State After
CS
,
RDN
Inactive.
A[23:0]
CS
RDN
D[15:0]
t1
t2
t6
t7
t5
A
A + 2
D0
D1
t3
t4
t8
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