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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質(zhì)量 |
| 文件頁數(shù)： | 68/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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66
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
6 Programmable Direct Memory Access (DMA) Controller
(continued)
Table 42. DMA Burst and Hold Count Registers for Channel [0:3]
6.2.7 DMA Status Register
The
DMA status register
contains bits to indicate write or read faults on the DMA channels as well as the circular
buffer restart counters. Table 43 shows the format of the
DMA status register
.
Table 43. DMA Status Register
Addresses—0 (0xE000 20C0), 1 (0xE000 20C4), 2 (0xE000 20C8), 3 (0xE000 20CC)
31:16
RSVD
Name
RSVD
Reserved.
HCNT[7:0] Number of hold states between bursts.
The minimum hold count is 1, (i.e.,
HCNT
= 0x00
is the same as
HCNT
= 0x01). During this time, the active DMA channel drops its
request for the ASB bus while the other masters (USB,
ARM,
and the other DMA chan-
nels) arbitrate for control of the ASB.
Bit #
Name
Bit #
31:16
15:8
15:8
7:0
HCNT[7:0]
BCNT[7:0]
Description
Reset value = 0x00.
7:0
BCNT[7:0] Burst count. Specifies the size of the bursts in which the DMA transfer will take place.
BCNT[7:0]
actually encodes
BCNT
+ 1 (1 to 256). The size of the transferred items is
specified by the
CTS
bits in the
DMA control registe
r
(see Table 36 on page 62)
.
These per-channel register bits are
not
initialized by hardware. Please note: for SSI,
BCNT
should be set to 0.
Address 0xE000 2100
14
CWF3
5:4
PCNT1[1:0]
Bit #
Name
Bit #
Name
Bit #
31:16
15
31:16
RSVD
7
CRF1
Name
RSVD
CRF3
15
13:12
11
10
9:8
CRF3
6
CWF1
PCNT3[1:0]
3
CRF0
CRF2
2
CWF0
CWF2
1:0
PCNT0[1:0]
PCNT2[1:0]
—
—
Description
Reserved.
Read fault on channel 3.
Set by hardware when a read fault occurs during a DMA
transfer on channel 3.
Cleared by reset or writing a 1 to this bit.
Write fault on channel 3. Set by hardware when a write fault occurs during a DMA
transfer on channel 3.
14
CWF3
Cleared by reset or writing a 1 to this bit.
Circular buffer reload counter, channel 3. If channel 3 is in circular buffer mode, the
hardware increments this by 1 each time the destination address is reloaded from the
corresponding
DMA preload destination start address register
(see Table 38 on
page 64)
.
13:12
PCNT3[1:0]
Cleared by reset or writing a
1 to both
bits.
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